較為近，Imec的CMOS“”SriSamavedam看到了半導(dǎo)體行業(yè)的五個趨勢。
趨勢1：摩爾定律將在未來8到10年內(nèi)持續(xù)下去
在接下來的8到10年中，CMOS晶體管的密度縮放將大致遵循摩爾定律。這將主要通過EUV圖案化（patterning）方面的進(jìn)展以及通過引入能夠?qū)崿F(xiàn)邏輯標(biāo)準(zhǔn)單元縮放的新型設(shè)備架構(gòu)來實(shí)現(xiàn)。
在7nm技術(shù)節(jié)點(diǎn)中引入了極紫外（EUV）光刻技術(shù)，可在一個曝光步驟中對一些較為關(guān)鍵的芯片結(jié)構(gòu)進(jìn)行圖案化。除了5nm技術(shù)節(jié)點(diǎn)之外（例如，當(dāng)關(guān)鍵的后端（BEOL）金屬間距小于28-30nm時），多圖案EUV光刻變得不可避免，從而大大增加了晶圓成本。
較為終，我們預(yù)計(jì)高數(shù)值孔徑（high-NA）EUV光刻技術(shù)將可用于構(gòu)圖該行業(yè)1nm節(jié)點(diǎn)的較為關(guān)鍵層。該技術(shù)將把其中一些層的多圖案化推回單一圖案化，從而降低成本，提升良率并縮短周期。
例如，Imec通過研究隨機(jī)缺陷率，為推進(jìn)EUV光刻做出了貢獻(xiàn)。孤立的缺陷，例如微橋，局部折線以及缺少或合并的觸點(diǎn)。隨機(jī)缺陷率的改善可以導(dǎo)致使用較低劑量，從而提高產(chǎn)量。我們試圖了解，檢測和減輕隨機(jī)故障，并且較為近可能會報(bào)告隨機(jī)缺陷率提高了一個數(shù)量級。
為了加快高NAEUV的引入，我們正在安裝Attolab–允許在使用高NA工具之前測試一些用于高NAEUV的關(guān)鍵材料（例如掩模吸收層和抗蝕劑）。該實(shí)驗(yàn)室中的光譜表征工具將使我們能夠在亞秒級的時間范圍內(nèi)觀察抗蝕劑的關(guān)鍵EUV光子反應(yīng)，這對于理解和減輕隨機(jī)缺陷的形成也很重要。目前，我們已經(jīng)成功完成了Attolab安裝的第一階段，并希望在接下來的一個月中獲得高NANAV曝光。
除了EUV光刻技術(shù)的進(jìn)步外，如果沒有前端（FEOL）器件架構(gòu)的創(chuàng)新，摩爾定律就無法繼續(xù)。如今，F(xiàn)inFET器件已成為主流的晶體管架構(gòu)，較為先進(jìn)的節(jié)點(diǎn)在6軌（6T）標(biāo)準(zhǔn)單元中具有2個鰭。但是，將FinFET縮小至5T標(biāo)準(zhǔn)單元會導(dǎo)致鰭減少，而標(biāo)準(zhǔn)單元中每個設(shè)備只有1個鰭，導(dǎo)致單位面積的設(shè)備性能急劇下降。
垂直堆疊的納米片結(jié)構(gòu)被認(rèn)為是下一代器件，可以更有效地利用器件尺寸。另一個關(guān)鍵的縮放助推器是埋入式電源軌（BPR）。這些BPR埋在芯片的FEOL中而不是BEOL中，將釋放互連資源以進(jìn)行路由。
將納米片縮放到2nm世代將受到n-p空間的限制。Imec將forksheet體系結(jié)構(gòu)設(shè)想為下一代器件。通過用介電壁定義n-p空間，可以進(jìn)一步縮放軌道高度。
與傳統(tǒng)的HVH設(shè)計(jì)相反，另一種有助于提高布線效率的標(biāo)準(zhǔn)單元體系結(jié)構(gòu)是金屬線的垂直-水平-垂直（VHV）設(shè)計(jì)?；パa(bǔ)FET（CFET）將實(shí)現(xiàn)較為終的標(biāo)準(zhǔn)單元縮小至4T，該互補(bǔ)FET（CFET）通過將n-FET折疊在p-FET之上，從而在單元一級充分利用了三維尺寸，反之亦然。
趨勢2：固定功率下邏輯性能的提高將減慢
通過上述創(chuàng)新，我們期望晶體管密度遵循GordonMoore提出的路徑。
但是由于無法縮放電源電壓，固定功率下的節(jié)點(diǎn)到節(jié)點(diǎn)性能改進(jìn)（稱為Dennard縮放）已經(jīng)放緩。全球研究人員正在尋找彌補(bǔ)這種速度下降并進(jìn)一步提高芯片性能的方法。由于改善了功率分配，預(yù)計(jì)上述掩埋的電源軌將在系統(tǒng)級別提供性能提升。
此外，imec致力于將應(yīng)力整合到納米片和叉子片器件中，并致力于提高線中間（MOL）的接觸電阻。更進(jìn)一步，由于n器件和p器件可以獨(dú)立優(yōu)化，因此順序CFET器件將為合并高遷移率材料提供靈活性。
通道中的2D材料（例如二硫化鎢（WS2））有望提高性能，因?yàn)樗鼈兛蓪?shí)現(xiàn)比Si或SiGe更大的柵極長度定標(biāo)。一種有前途的基于2D的設(shè)備架構(gòu)涉及多個堆疊的薄片，每個薄片都被柵堆疊包圍并從側(cè)面接觸。仿真表明，這些器件在以1nm節(jié)點(diǎn)或更高為目標(biāo)的按比例縮放的尺寸上可以勝過納米片。
在imec上，已經(jīng)展示了在300mm晶圓上具有雙層WS2的雙柵極晶體管，柵極長度低至17nm。為了進(jìn)一步改善這些器件的驅(qū)動電流，我們強(qiáng)烈致力于改善溝道的生長質(zhì)量，摻入摻雜劑并改善這些新型材料的接觸電阻。我們試圖通過將物理特性（例如生長質(zhì)量）與電特性相關(guān)聯(lián)來加快這些設(shè)備的學(xué)習(xí)周期。
除了FEOL，BEOL中的路由擁塞和RC延遲已成為提高性能的重要瓶頸。
為了提高通孔電阻，我們正在研究使用Ru或Mo的混合金屬化工藝。我們希望半鑲嵌金屬化模塊可以同時提高較為緊密間距金屬層的電阻和電容。
半大馬士革將允許我們通過直接構(gòu)圖來增加金屬線的縱橫比（以降低電阻），并使用氣隙作為線之間的電介質(zhì)（以控制電容的增加）。同時，我們屏蔽了多種替代導(dǎo)體，例如二元合金，以替代“舊銅”，以進(jìn)一步降低線路電阻。
趨勢3：通過3D技術(shù)實(shí)現(xiàn)更異構(gòu)的集成
在行業(yè)中，我們看到越來越多的利用2.5D或3D連接性通過異構(gòu)集成構(gòu)建系統(tǒng)的示例。這些選件有助于解決內(nèi)存問題，在受規(guī)格限制的系統(tǒng)中增加功能或提高大型芯片系統(tǒng)的良率。借助緩慢的邏輯PPAC（性能，功耗，面積成本），SoC（片上系統(tǒng)）的智能功能分區(qū)可以為擴(kuò)展提供另一個旋鈕。
一個典型的示例是高帶寬內(nèi)存（HBM）堆棧，該堆棧由堆疊的動態(tài)隨機(jī)存取存儲器（DRAM）芯片組成，這些芯片通過短插入器鏈接直接連接到處理器芯片（例如GPU或CPU）。
較為近的例子包括在Intel的LakefieldCPU中進(jìn)行裸片堆疊，或者在AMD的7nmEpycCPU中使用中介層上的小芯片。將來，我們希望看到更多此類異構(gòu)SoC，這是提高系統(tǒng)性能的一種有吸引力的方法。
為了將技術(shù)選項(xiàng)與系統(tǒng)級別的性能聯(lián)系起來，我們建立了一個名為S-EAT（啟用先進(jìn)技術(shù)的系統(tǒng)基準(zhǔn)測試）的框架。該框架使我們能夠評估特定技術(shù)選擇對系統(tǒng)級性能的影響。例如：在緩存層次結(jié)構(gòu)的較低級別上，我們可以從3D分區(qū)片上存儲器中受益嗎？如果將靜態(tài)隨機(jī)存取存儲器（SRAM）替換為磁性RAM（MRAM）存儲器，那么在系統(tǒng)級會發(fā)生什么？
作為說明，我們已使用該平臺找到包含CPU以及L1，L2和L3高速緩存的高性能移動SoC的較為佳分區(qū)。在傳統(tǒng)設(shè)計(jì)中，CPU將以平面配置駐留在高速緩存旁邊。
